Skalare Prozessoren - Moderne Prozessorarchitekturen: Prinzipien und ihre Realisierungen - page 86

2.1.8 Abschließende Bemerkungen
In den vorangehenden Ausführungen bleiben viele Details einer Implementierung
unberücksichtigt. Zum Beispiel sind Zugriffe auf den Datenspeicher in unterschied-
lichen Formaten möglich, wobei die kleinste adressierbare Einheit i.Allg. das Byte
ist. Sind des Weiteren Zugriffe auf nicht ausgerichtete Daten erlaubt, müssen die
einzelnen Teile, z.B. durch ein Mikroprogramm gesteuert, zeitsequentiell adressiert
und zusammengesetzt werden, wobei Zwischenergebnisse oft in technischen und für
Maschinenprogrammierer nicht sichtbaren Registern gehalten werden.
Falls der Befehlssatz über Befehle unterschiedlicher Breite verfügt, muss auch der
nicht ausgerichtete Zugriff auf den Befehlsspeicher möglich sein. Als kleinste adres-
sierbare Einheit wird i.Allg. das Byte verwendet, und zwar auch dann, wenn die
Befehle eines Befehlssatzes eine einheitliche Breite aufweisen und im Befehlsspei-
cher ausgerichtet codiert sein müssen, wie dies in vielen nach dem RISC-Prinzip
arbeitenden Prozessoren der Fall ist (siehe Abschnitt 1.2). Anstatt den Befehlszähler
nach Ausführung eines nichtverzweigenden Befehls um Eins zu inkrementieren,
wird er z.B. um Vier inkrementiert, nämlich dann, wenn die Befehle jeweils 32 Bit
breit sind.
Zum Abschluss der Ausführungen zu streng sequentiell arbeitenden Prozessoren
wird nachfolgend beschrieben, wie sich ein Prozessor realisieren lässt, der Befehle
und Daten in einem gemeinsamen Hauptspeicher hält und welche Erweiterungen
zur Bearbeitung synchroner oder asynchroner Ausnahmeanforderungen (exceptions
bzw. interrupts) erforderlich sind.
Hauptspeicher
Den bisher beschriebenen Registertransferschaltungen unterschiedlicher Prozes-
sorarchitekturen ist gemeinsam, dass in ihnen getrennte Speicher für Befehle und
Daten realisiert sind. Da es möglich ist, auf getrennte Speicher zeitgleich zuzugrei-
fen, kommt die sog. Harvard-Architektur vor allem in leistungsfähigen Prozessoren
zum Einsatz. Dabei verwendet man statt getrennter Befehls- und Datenspeicher
Zwischenspeicher, die sog. Caches , in denen jeweils die Befehle und Daten gespei-
chert sind, auf die in naher Zukunft Zugriffe erwartet werden (Abschnitt 2.3.1).
In einfachen Prozessoren wird aus Kostengründen jedoch meist die sog. von-Neu-
mann-Architektur , d.h. mit einem für Befehle und Daten gemeinsamen Hauptspei-
cher, genutzt (siehe Bemerkung). Da es erforderlich ist, auf je einen Befehl und ein
Datum innerhalb der Ausführungszeit eines Befehls zugreifen zu können, muss der
Hauptspeicher mit zwei Ports realisiert sein, wobei die einzelnen Ports mit dem Pro-
zessor in derselben Weise zu verbinden sind, wie bisher der Befehls- und Datenspei-
cher. Eine entsprechende Registertransferschaltung ist für einen Prozessor mit 1-
Adressarchitektur in Bild 2.15 dargestellt. Oberhalb der strichpunktierten Linie ist
der Prozessor, unterhalb der mit zwei Ports ausgestattete Hauptspeicher dargestellt.
Aus realisierungstechnischen Gründen ist der Hauptspeicher hierbei nicht als „ech-
ter“ 2-Port-Speicher realisiert, auf den also zwei parallele Zugriffe möglich sind,