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Verzögerungszeit des Gatters hat den Typ delay_length und den Stan-
dardwert 0 ns. Die Anschlusssignale a und b sind Eingabesignale und c ist ein
Ausgabesignal, alle mit dem Typ std_logic. Die Beschreibung besteht im
Beispiel nur aus einer nebenläufigen Signalzuweisung. Wie im Vorabschnitt
behandelt, ist das die Kurzschreibweise für einen Prozess mit den beiden Ein-
gabesignalen in der Weckliste und der Signalzuweisung im Anweisungsteil.
t
d
a
0
1
begin
c <= a
and
b
after
td;
end architecture
;
architecture
Vers2
of
Und2
is
signal
u, v:std_logic;
begin
u <= a
after
td;
v <= b
after
td;
c <= u
and
v;
end architecture
;
a
c
b
c
1
&
c
0
1
0
t
d
entity
Und2
is
generic
(td:delay_length);
port
(a, b:
in
std_logic;
c:
out
std_logic);
end entity
;
architecture
Vers1
of
Und2
is
)
WEB-Projekt:P1.2/Und2.vhdl
Abb. 1.30. UND-Gatter mit Schnittstelle und zwei Beschreibungen
In VHDL kann eine Entwurfseinheit auch wie in Abb. 1.30 mehrere Be-
schreibungen haben. In der ersten Beschreibungsversion wird im Beispiel die
UND-Verknüpfung der beiden Eingabesignale verzögert an das Ausgabesi-
gnal zugewiesen und in der zweite Beschreibung werden die Eingabesignale
zuerst verzögert und dann UND-verknüpft. Beschreibungen derselben Ent-
wurfseinheit werden am Beschreibungsnamen unterschieden. Die zweite und
alle weiteren Beschreibungen können in derselben oder in einer anderen Datei
stehen. Die Schnittstellenbeschreibung darf auch bei einer Aufteilung auf meh-
rere Dateien nur einmal enthalten sein. Bei der Analyse muss immer zuerst
die Schnittstellenbeschreibung vorübersetzt und in der Bibliothek abgelegt
werden, bevor die Beschreibungen analysiert werden können.
Teilschaltungsinstanziierung
Eine Teilschaltungsinstanz besteht aus einem Verweis auf eine Entwurfsein-
heit, optional einen Verweis auf eine ihrer Beschreibungen und einer Zuord-
nung von Anschlusssignalen und Parameterwerten:
Teilschaltungsname: entity Bibliothek.Entwurfseinheit[(Beschreibung)]
[generic map(Zuordnungsliste_Parameter)]
port map(Zuordnungsliste_Anschlüsse);
