Hardware Reference
In-Depth Information
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1...5
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2...6
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6,7
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7
Bitanzahl
Multiplexer
kombinatorischeSchaltung
AbzweigungvonTeilvektoren
ZusammenfassungzueinemSignalvektor
Abb. 1.17. Signalflussplan auf der Funktionsblockebene
gen ist ein Programm in einer Hardware-Beschreibungssprache besser geeig-
net.
1.2.3 Imperative Funktionsmodelle
In einem imperativen Funktionsmodell wird die Abbildung der Signalverläufe
an den Eingängen auf die Signalverläufe an den Ausgängen einer Schaltung
durch nacheinander abzuarbeitende Anweisungen beschrieben. Die wichtigs-
ten Beschreibungselemente sind Zuweisungen, Ausdrücke und Fallunterschei-
dungen. In den späteren Kapiteln kommen noch Schleifen und Unterprogram-
me hinzu.
Zum Erlernen einer Hardware-Beschreibungssprache ist es zweckmäßig,
die behandelten Beschreibungskonstrukte mit einem Simulator auszuprobie-
ren. Abbildung 1.18 zeigt einen Testrahmen für den Test der Beschreibungs-
elemente, die in diesem Abschnitt behandelt werden. Im Vorspann werden
die Bibliotheksbezeichner definiert und Vereinbarungen aus Packages impor-
tiert. Bis auf Weiteres genügen zwei Packages. Das standardisierte Packa-
ge ieee.std_logic_1164 ist in jeder VHDL-Entwicklungsumgebung ver-
fügbar und definiert die Typen std_logic und std_logic_vector so-
wie die Operatoren und Funktionen für diese beiden Typen. Das Package
»Tuc.Ausgabe« stellt eine Minimalmenge von Funktionen für die Textausga-
be der Simulationsergebnisse bereit. Um es nutzen zu können, muss zuerst
die Bibliothek »Tuc« erzeugt werden. Die Anleitung dazu und auch alle be-
handelten Beispiele stehen im Web [27]. Der Testrahmen selbst ist eine Ent-
wurfseinheit ohne Anschlusssignale mit einem Prozess, der die zu testenden
Anweisungen enthält. Prozesse werden in eine Endlosschleife übersetzt. Damit
die zu testenden Anweisungen nur einmal ausgeführt werden, muss am Ende
der Anweisungsfolge eine Warteanweisung ohne Weckbedingung stehen (vgl.
Abschnitt 1.1.4). In den nachfolgenden VHDL-Beispielen werden, damit diese
kurz und übersichtlich bleiben, nur die Vereinbarungen und die Anweisungen
aufgelistet. Diese sind getrennt nach Vereinbarungen für die Entwurfseinheit,
Vereinbarungen für den Testprozess, Anweisungen für den Testprozess und
