Hardware Reference
In-Depth Information
weiteren nebenläufigen Beschreibungselementen der Entwurfseinheit an den
gekennzeichneten Stellen in Abb. 1.18 einzufügen. Die vollständigen Simula-
tionsbeschreibungen stehen im Web. Der Dateiname steht jeweils im Kasten
rechts unter der Beschreibung. Zusätzlich sind auf der Web-Seite Hilfetex-
te zur Ausführung der Simulationen und zur Visualisierung der berechneten
Signalverläufe zu finden.
--
Vorspann
library ieee;
use ieee.std_logic_1164.all;
library
Tuc;
use
Tuc.Ausgabe.
all
;
Testprozess:
process
--
Vereinbarungen im Testprozess
...
begin
--
Anweisungsfolge im Testprozess
...
wait;
end process;
--
weitere nebenläufige
--
Beschreibungselemente
...
end architecture;
entity test is end entity;
architecture TR of test is
--
Vereinbarungen der
--
Entwurfseinheit
...
begin
Abb. 1.18. Testrahmen für VHDL-Beschreibungselemente
Definition von Datenobjekten und Zuweisungen
Die Definition von Datenobjekten erfolgt in VHDL für alle Objekttypen nach
demselben Schema:
constant Bezeichner{,Bezeichner}: Typ [:=Anfangswert];
variable Bezeichner{,Bezeichner}: Typ [:=Anfangswert];
signal
Bezeichner{,Bezeichner}: Typ [:=Anfangswert];
Hinten dem Schlüsselwort für den Objekttyp werden ein oder mehrere neue
Bezeichner eingeführt. Diesen wird ein Datentyp und optional ein Anfangs-
wert zugeordnet. Signale beschreiben die Kommunikation zwischen Prozessen
und können nur als Schnittstellensignale oder interne Signale einer Entwurfs-
einheit vereinbart werden. Variablen als imperative Beschreibungsmittel las-
sen sich nur in imperativen Beschreibungsumgebungen, d.h. in Prozessen und
Unterprogrammen, vereinbaren.
Der Anfangswert ist der Wert, mit dem ein Datenobjekt zu Beginn der
Simulation initialisiert wird. Ohne explizite Angabe legt der Datentyp den
Anfangswert fest. Bei Aufzählungstypen wird das Datenobjekt ohne explizite
Angabe des Anfangswertes mit dem ersten Wert der Aufzählung und bei Zah-
lentypen mit dem Wert der linken Bereichsgrenze initialisiert (siehe später
