Hardware Reference
In-Depth Information
Takt
Adresse
Row
Col. A
Col. B
Befehl
Activ.
Read
Read
Daten
t
RCD
=2
t
CL
=2
t
CL
=2
1. Burst
2. Burst
Abbildung 7.6.
Timing-Diagramm fur Double Data Rate Speicher mit Burstdauer vier.
Gegenuber der Situation in Abbildung 7.5 ist nur die Ubertragung der Daten beschleunigt.
Alle anderen Zeitparameter, einschließlich des Speichertakts, bleiben unverandert
Takt
Adresse
Col. A
Row B
Col. B
Befehl
Read
Prech.
Activ.
Read
Daten
t
CL
=2
t
RP
=2
t
RCD
=2
t
CL
=2
1. Burst
2. Burst
Abbildung 7.7.
Timing-Diagramm fur Double Data Rate Speicher im Falle eines Page
Miss. Der Precharge kann parallel zur Datenubertragung veranlasst werden
Seit dem Jahr 2000 wird der so genannte
Double Data Rate Speicher
(kurz
DDR) vertrieben. Dieser unterscheidet sich von den bisher besprochenen
DRAM-Bausteinen dadurch, dass in einem Burst je Taktschritt zwei Da-
tenubertragungen stattfinden konnen, eine mit jeder Flanke des Taktsignals.
Dies ist in Abbildung 7.6 dargestellt. Lediglich die Ubertragungsrate fur
Daten wurde dabei also verdoppelt. Alle anderen Zeitparameter gelten un-
verandert weiter. Abbildung 7.7 zeigt den ungunstigen Fall eines Page Miss.
Beispiele
Typische Zeitparameter von DDR-Speicherbausteinen zeigt Tabelle 7.2.
Bei einem DDR-Speichermodul mit
t
RP
=
t
RCD
=
t
CL
= 3, einer Spei-
chertaktfrequenz von 333 MHz, einem Prozessortakt von zwei GHz und ei-
ner Active-to-Precharge Time von acht Takten kann es nach Anlegen einer
effektiven Adresse durch den Prozessor insgesamt (
t
RAS
+
t
RP
+
t
RCD
+
t
CL
)
·
2000/333=102 Takte dauern, bis der Prozessor seine angeforderten Da-
