Speichersysteme - Rechneraufbau und Rechnerarchitektur - page 127

Takt

Row Col. A Col. B

Adresse

Activ. Read Read

Befehl

Daten Daten Daten Daten Daten

Daten

t RCD =2 t CL =2 t CL =2

1. Burst 2. Burst

Abbildung 7.5. Timing-Diagramm fur einen Speicherzugriff mit zwei
aufeinanderfolgenden Bursts fur t RCD = t CL = 2 und eine Burstdauer von vier. Der
aufgetragene Takt ist der Speichertakt und nicht der Prozessortakt. Der vorangehende
Precharge ist nicht gezeigt. Im ersten Takt wird eine Zeilenadresse angelegt und der
Speicher uber eine Befehlsleitung aufgefordert, die Zeile in die Leseverstarker zu
ubertragen (Activate). Anschließend wird die Spaltenadresse angelegt ( Col. A ) und ein
Lesebefehl erteilt. In vier aufeinanderfolgenden Takten findet danach ein Datentransfer
statt. Bereits vor Ende des Bursts wird eine weitere Spaltenadresse angelegt Col. B ), sodass
sich bei einem Page Hit der nachste Burst nahtlos an den ersten anschließt

64 Bit breitem Datenbus 32 Byte in t RP + t RCD + t CL +3 Takten 2 gelesen oder
geschrieben werden konnen (Burst der Lange vier). Ein Burst wird benutzt,
um einen Cache Block zu fullen, wie wir in Abschnitt 7.2.2 sehen werden.
Wenn nach einem Burst ein weiterer Zugriff auf Daten erfolgt, die bereits
in den Leseverstarkern stehen (eine offene Page), so fallt nur die CAS La-
tency als Wartezeit an. Man spricht von einem Page Hit (andernfalls von
einem Page Miss ). Im Falle eines Page Hit konnen die Bursts nahtlos anein-
ander anschließen. Den zeitlichen Verlauf eines Speicherzugriffs mit Page Hit
zeigt Abbildung 7.5. Bursts konnen auch dann nahtlos aufeinander folgen,
wenn zwischen Banken umgeschaltet werden muss. Der Befehl zum Umschal-
ten auf eine andere Bank kann namlich erteilt werden, wahrend gerade eine
Datenubertragung stattfindet.
Wenn andererseits auf eine bisher nicht aktive Page einer Bank zugegriffen
wird, so sind zuerst die Daten aus den Leseverstarkern zuruckzuschreiben.
Die dafur erforderliche Zeitspanne nennt man Active-to-Precharge Time ,kurz
t RAS . Dann erst kann der nachste Precharge beginnen, und es fallt die kom-
plette Wartezeit von t RP + t RCD + t CL Takten an. Die Summe t RAS + t RP
heißt auch RAS Cycle Time , t RC .

Ubung 7.1.3 WiegroßistdiePage-Lange der in Tabelle 7.1 angegebenen
Speichermodule?

7.1.3

2 Die erste Ubertragung findet zur Zeit t RP + t RCD + t CL + 0 statt.