Speichersysteme - Rechneraufbau und Rechnerarchitektur - page 126

ein Zugriff 2 3 = 8 Bytes gleichzeitig liefert). Mit einer dieser Adressleitun-
gen wird eine der beiden Reihen ausgewahlt. Zwei weitere werden verwendet,
um eine der vier Banke eines jeden Chips zu selektieren. Es bleiben somit
24 Adressbits, die den einzelnen Feldern zugefuhrt werden mussen. Diese
werden nacheinander als 13-Bit Zeilen- und elf-Bit Spaltenadressen angelegt
(13 / 11 Mapping).
Wir betrachten hier ausschließlich synchrones DRAM (SDRAM), also solche
Speicherbausteine, die ein Taktsignal erhalten und Datentransfers synchron
zu den Flanken dieses Taktsignals durchfuhren. Die meisten Zeitparameter
von Speichermodulen werden in der Einheit der Taktperiode angegeben [40].
Diese Angabe bezieht sich immer auf die Periodenlange der maximalen Takt-
frequenz, bei der das Modul arbeiten kann. Die Taktfrequenzen der Speicher-
bausteine sind deutlich niedriger als die der leistungsfahigen Prozessoren. Wir
werden auf die Konsequenzen spater noch ausfuhrlich zu sprechen kommen.
Um den zeitlichen Ablauf der Speicherzugriffe besser verstehen zu konnen,
mussen wir noch auf ein weiteres Detail eingehen [41]: Da die in den Zel-
len gespeicherte Kondensatorladung sehr klein ist, wird das Auslesen mit
zwei parallelen Spaltenleitungen vorgenommen. Diese werden vor dem Zu-
griff auf eine Referenzspannung vorgeladen ( Precharge ). Die Speisung der
Leseverstarker erfolgt dann uber die Differenz der Ladung beider Spaltenlei-
tungen. Dieser Vorgang dauert eine gewisse Zeit, die so genannte Precharge
Time , t RP .
Erst danach wird die Zeilenadresse angelegt und eine Steuerleitung namens
Row Address Strobe (RAS) der Speicherbausteine aktiviert. Vor dem an-
schließenden Anlegen der Spaltenadresse und dem Aktivieren der zugehorigen
Steuerleitung Column Address Strobe (CAS) muss gewartet werden, bis die
Zeile in die Leseverstarker gelesen ist. Diese Zeit heißt RAS-to-CAS-Delay
( t RCD ). Danach dauert es noch eine gewisse Zeit t CL ( CAS Latency ), bis das
Bit tatsachlich am Ausgang ansteht und abgeholt werden kann.
Nach dem ersten Anlegen einer Adresse dauert es also insgesamt t RP + t RCD +
t CL Taktzyklen, bis Daten am Datenbus zur Verfugung stehen. In jedem der
beteiligten Speicherfelder steht danach allerdings eine komplette Zeile des Fel-
des in den Leseverstarkern. Man spricht von einer offenen Page .DieAnzahl
der Bits, die in den Leseverstarkern derselben Bank aller Speicherchips einer
Reihe stehen konnen, heißt entsprechend Page Lange (Page Size) [40]. Wie
viele Bits das sind, hangt vom Aufbau der Speicherbausteine ab, insbesonde-
re vom Mapping. Alle Speicherbausteine sind in der Lage, mindestens acht
aufeinanderfolgende Bits aus einer Page in aufeinanderfolgenden Taktzyklen
zur Verfugung zu stellen, ohne dass eine erneute Adressierung erforderlich
ist. Man spricht vom Burst Modus . Das bedeutet, dass bei einem Modul mit