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Le circuit logique associé, appelé additionneur complet, est donné par la
figure 5.6.
➤
Additionneur complet n bits
L'additionneur n bits est obtenu en chaînant entre eux un demi-additionneur et n - 1
additionneurs 1 bit complets. Le chaînage s'effectue par le biais des retenues propa-
gées comme le montre la figure 5.7 pour un additionneur 4 bits.
a
3
b
3
a
2
b
2
a
1
b
1
a
0
b
0
r
3
r
2
r
1
r
0
c
3
c
2
c
1
c
0
Figure 5.7
Additionneur 4 bits.
Indicateur de carry
Nous avons vu au chapitre précédent que lors d'une opération arithmétique effectuée
sur des nombres de n bits, un n
1
e
bit, appelé bit de carry, peut être généré. Ce bit
de carry, mémorisé par l'indicateur C du registre d'état du processeur, le PSW,
correspond tout simplement au niveau de l'additionneur n bits, à une retenue r
n-1
égale à 1 pour l'additionneur complet 1 bit de plus haut niveau (figure 5.8).
+
a
3
b
3
a
2
b
2
a
1
b
1
a
0
b
0
C
r
3
r
2
r
1
r
0
c
3
c
2
c
1
c
0
Registre d'état
Figure 5.8
Indicateur de carry pour l'additionneur 4 bits.
Indicateur d'overflow
De même, nous avons vu au chapitre précédent que lors d'une opération arithmé-
tique mettant en jeu des nombres de n bits et de même signe, le résultat peut être en
dehors de l'intervalle des nombres représentables sur n bits par la convention choisie
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