Reversible Logic Based Design and Test of Field Coupled Nanocomputing Circuits - Field-Coupled Nanocomputing: Paradigms, Progress, and Perspectives - page 155

Table 2. Fault patterns in Fredkin gate

Input vector Fault free Fault patterns

123456789 0 1 2 3 4

a0 a0 a0 a0 a1 a1 a0 a0 a1 a2 a1 a1 a4 a2 a0 a2

a1 a1 a1 a1 a1 a1 a0 a1 a0 a1 a1 a1 a7 a3 a1 a3

a2 a2 a3 a2 a2 a3 a2 a0 a3 a2 a3 a3 a6 a0 a0 a2

a3 a3 a3 a3 a3 a3 a2 a1 a2 a1 a3 a3 a7 a1 a1 a3

a4 a4 a4 a5 a5 a5 a4 a4 a4 a4 a5 a4 a0 a4 a4 a4

a5 a6 a6 a7 a7 a7 a7 a6 a6 a6 a6 a6 a0 a6 a6 a6

a6 a5 a4 a4 a5 a4 a5 a5 a5 a5 a5 a5 a1 a5 a7 a5

a7 a7 a6 a6 a7 a6 a7 a7 a7 a7 a7 a7 a1 a7 a7 a7

Input vector Fault free Fault patterns

15

16 17 18 19 20 21 22 23 24 25 26 27 28

a0 a0 a0 a0 a1 a0 a2 a4 a4 a0 a0 a0 a0 a0 a0 a2

a1 a1 a1 a3 a0 a3 a3 a5 a1 a1 a1 a1 a0 a1 a1 a3

a2 a2 a2 a2 a3 a2 a0 a6 a6 a2 a2 a2 a2 a2 a2 a2

a3 a3 a3 a3 a2 a3 a1 a7 a3 a3 a1 a2 a2 a3 a3 a3

a4 a4 a5 a4 a6 a4 a6 a0 a4 a6 a4 a4 a4 a4 a6 a4

a5 a6 a7 a4 a4 a6 a6 a2 a0 a4 a6 a7 a6 a6 a6 a6

a6 a5 a5 a5 a7 a5 a7 a1 a5 a7 a7 a5 a5 a7 a7 a5

a7 a7 a7 a5 a5 a7 a7 a3 a1 a5 a7 a7 a7 a7 a7 a7

shown that molecular QCA cells are more susceptible to missing and additional
QCA cell defects [ 42 ]. The additional cell defect is because of the deposition of
an additional cell on the substrate. The missing cell defect is due to the missing
of a particular cell. Researchers have been addressing the design and test of
QCA circuits assuming the single missing/additional cell defect model .In[ 37 ],
reversible logic was proposed as a means to detect single missing/additional cell
defects. It was shown that reversible 1D array is C-testable. In [ 6 ], they address
the robust coplanar crossing in QCA, proving that wires having rotated cells are
thermally more stable.
In this section, we discuss how the QCA implementation of the Fredkin gate
can be tested by only two test vectors, all 0s and all 1s, for the oine testing of
any single missing/additional cell defect. The QCA layouts of the Fredkin gate
is shown in Fig. 18 . In the proposed work, the QCA layout of the Fredkin gate is
converted into the corresponding hardware description language notations using
the HDLQ Verilog library [ 46 ]. The HDLQ design tool consists of a Verilog
HDL library of QCA devices, i.e., MV, INV, fan-out, Crosswire, L-shape wire
with fault injection capability. The HDLQ model of the QCA layout of the
Fredkin gate is shown in Fig. 19 . In the Fig. 19 , FO represents the fanout QCA
device, LSW represents the L-shape wire, INV represents the QCA inverter,
CW represents the crosswire, MV represents the majority voter. Thus it can
be seen that modeled QCA layout of the Fredkin gate has 4 FOs, 2 INVs, 5
CWs, 9 LSWs and 6 MVs. The HDLQ modeled design of the Fredkin gate is