Unfolding and Folding of Architectures - Digital Design of Signal Processing Systems: A Practical Approach - page 373

Clock cycle PE 1 R0 R2 PE 3 R4 PE 3

R1 R3 R5

x 3 x 2 x 1 x 0 y 10 ¼ x 0 þ x 4

0

x 4 )W 8 x 7 x 6 x 5 x 4 y 14 ¼ (x 0

x 0 x 3 x 2 x 1

y 11 ¼ x 1 þ x 5 y 10

1

(x 1 -x 5 )W 8 x 4 x 7 x 6 x 5 y 15 ¼ y 14

x 1 x 0 x 3 x 2 y 12 ¼ x 2 þ x 6 y 11 y 10 y 20 ¼ y 10 þ y 12

2

(x 2 -x 6 )W 8 y 12 )W 8 x 5 x 4 x 7 x 6 y 16 ¼ y 15 y 14 y 22 ¼ (y 10

x 2 x 1 x 0 x 3 y 13 ¼ x 3 þ x 7 y 14 y 11 y 21 ¼ y 11 þ y 13 y 20 x(0) ¼ y 20 þ y 21

3

x 7 )W 8 y 13 )W 8 y 21 )W 8

x 7 x 6 x 5 x 7

y 17 ¼ (x 3 y 23 ¼ (y 11

¼

(y 20 y 16 y 15 y 22 x(4)

y 15 y 14 y 24 ¼ y 14 þ y 16 y 22 x(2) ¼ y 22 þ y 23

4

y 26 ¼ (y 14 y 16 )W 8 x(6) ¼ (y 22 y 23 )W 8 y 17 y 16 y 23

y 15 y 25 ¼ y 15 þ y 17 y 24 x(1) ¼ y 24 þ y 25

5

y 17 )W 8 y 25 )W 8 y 17 y 27 ¼ (y 15 y 26 x(5) ¼ (y 24

y 26 x(3) ¼ y 26 þ y 27

6

y 27 )W 8 y 27 x(7) ¼ (y 26

Figure 8.16 Cycle-by-cycle description of the architecture, depicting values in registers and the computation in different PEs