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Aufgabe 1.7
Gegeben sind die nachfolgenden Vereinbarungen und Anweisungen:
--
Vereinbarungen der Entwurfseinheit
signal a: integer:=
0
;
--
Vereinbarungen im Testprozess
variable b: integer:=
0
;
--
Anweisungsfolge im Testprozess
A1: a <= a+
1
after
0.5 ns
; b := b+
1
;
A2:
wait for
1
ns;
A3: a <= a+
1
after
0.5 ns
; b := b+
1
;
A4: a <= a+
1
after
0.5 ns
; b := b+
1
;
A5:
wait for
1 ns
;
Welche Werte haben das Signal a und die Variable b nach Abarbeitung jeder
der Anweisungszeilen A1 bis A5?
Aufgabe 1.8
Gegeben ist der folgende logische Ausdruck:
x
1
^x
2
^ x
3
^ x
1
^ x
2
^ x
3
a) Zeichnen Sie den Berechnungsbaum unter Verwendung der ein- und zwei-
stelligen logischen Operationen Invertierung, UND und ODER.
b) Zeichnen Sie den Signalflussplan unter Verwendung von Invertern sowie
UND- und NAND-Gattern mit n Eingängen.
c) Der Ausdruck sei die logische Funktion einer Schaltung. Das Eingabe-
signal sei vom Typ std_logic_vector, das Ausgabesignal vom Typ
std_logic und die Verzögerungszeit 2 ns. Beschreiben Sie die Signalver-
einbarungen und die Signalzuweisung in VHDL.
Aufgabe 1.9
Gegeben sind die Funktionsbeschreibung des Teilschaltungstyps »Gxx« und
der Signalflussplan einer Schaltung mit zwei Instanzen von diesem Typ:
G1
entity
Gxx
is
port
(a, b, c:
in
std_logic;
d:
out
std_logic);
end entity
Gxx;
architecture
fkt
of
Gxx
is
begin
d <= (a
and not
c)
or
(b
and
c)
after
1
ns;
end architecture
;
Gxx
x
1
a
z
G2
x
2
b
d
Gxx
x
3
c
a
b
d
y
x
4
c
)
WEB-Projekt:P1.2/Gxx.vhdl
