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In VHDL wird eine Pipeline durch eine Folge von Signalzuweisungen in
einem Abtastprozess beschrieben. Für die Schaltung in Abb. 5.2 unten lautet
die Prozessbeschreibung z.B.
process
(T)
if
rising_edge(T)
then
x_del <= x;
z_del <= f1(x_del);
y_del2 <= f2(z_del);
end if
;
end process
;
Die erste Signalzuweisung beschreibt die Abtastung des Eingabesignals. Der
Funktionsaufruf in der zweiten Signalzuweisung beschreibt die erste kombina-
torische Verarbeitungsschaltung und die Zuweisung selbst das nachfolgende
Zwischenregister. Die dritte Signalzuweisung beschreibt die Verarbeitung des
abgetasteten Zwischensignals durch die zweite kombinatorische Teilschaltung
und die Abtastung mit dem Ausgaberegister.
5.1.2 Ausbalancieren einer Pipeline
Das Black-Box-Modell einer Pipeline ist eine Register-Transfer-Operation, de-
ren Ergebnis erst nach N
P
Verarbeitungsschritten für die Weiterverarbeitung
oder die Ausgabe zur Verfügung steht (N
P
- Pipeline-Tiefe). Die Mindest-
länge der Taktperiode, mit der eine Pipeline betrieben werden kann, und
damit ihre maximale Verarbeitungsleistung, wird von der längsten Register-
Register-Verzögerung bestimmt. Zur Minimierung der maximalen Verzöge-
rung müssen die Verzögerungszeiten der Operationen zwischen den Registern
aneinander angeglichen werden. Dieser Angleich wird als Ausbalancieren der
Pipeline bezeichnet. Zum Ausbalancieren werden alle Register, die ihre Daten
nach derselben Anzahl von Abtastschritten in Bezug auf den Operationsstart
übernehmen, mit einer Zeitschnittlinie verbunden. Dann werden die Regis-
ter in dem Datenflussgraphen so verschoben, dass die maximale Verzögerung
zwischen zwei aufeinanderfolgenden Zeitschnittlinien ein Minimum oder einen
hinreichend kleinen Wert erreicht.
In Abb. 5.3 a bilden die Abtastregister ein Schieberegister am Ausgang
der Verarbeitungsfunktion. Die Verzögerung vom Eingang bis zum ersten Re-
gister t
d1a
ist sehr groß und die Verzögerungen zwischen den angehängten
Abtastregistern sind fast null. Die zusätzlichen Register verzögern die Ergeb-
nisfertigstellung, ohne die Verarbeitungsleistung zu erhöhen. Abbildung 5.3 b
zeigt eine Schaltung mit demselben Anschlussverhalten und einer ausbalan-
cierten Pipeline, in der die Verzögerungen zwischen den Registern nur etwa ein
Drittel der ursprünglichen maximalen Verzögerung t
d1a
in Abb. 5.3 a betra-
gen. Die geänderte Schaltung kann etwa mit der dreifachen Frequenz getaktet
werden und besitzt dann die dreifache Verarbeitungsleistung.
