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yp <=
'1'
after
tdp1;
else
yn <=
'X'
after
tdnX;
yp <=
'X'
after
tdpX;
end if
;
end process
;
y <= yn;
y <= yp;
signal
x1,x2,yn,yp,y:std_logic;
...
process
(x1, x2)
begin
if
(x1
or
x2)=
'1'
then
yn <=
'0'
after
tdn0;
yp <=
'Z'
after
tdpZ;
elsif
(x1
or
x2)=
'0'
then
yn <=
'Z'
after
tdnZ;
)
WEB-Projekt:P4.1/NOR2nq.vhdl
Mit dem Datentyp std_ulogic würden die beiden nebenläufigen Zuweisun-
gen an y eine Fehlermeldung verursachen. Mit std_logic als Signaltyp wer-
den sie in einen Aufruf der Auflösungsfunktion übersetzt, die in einer ne-
benläufigen Signalzuweisung mit der Konkatenation der Quellenwerte y
n
und
y
p
bei jeder Änderung von y
n
oder y
p
den neuen Wert von y bestimmt und
zuweist:
y <=resolved(yn & yp);
Die Modellierung eines Gatters durch einzelne geschaltete Transistornetzwerke
erlaubt eine wirklichkeitsnahe Annäherung des Zeitverhaltens (siehe später
Abschnitt 4.2.5).
4.1.4 FCMOS-Gatter
Das »FC« von FCMOS steht für vollständig komplementär (
omplemen-
tary). Es bedeutet, dass im stationären Zustand, d.h. nach Abklingen aller
Umladevorgänge, entweder der PMOS- oder das NMOS-Zweipol eingeschaltet
ist. Der PMOS-Zweipol hat die logische Funktion des Gatters und der NMOS-
Zweipol die hierzu inverse Funktion (Abb. 4.8):
f
ull
c
f
p
= f
(4.3)
f
f
n
=
(4.4)
U
V
f
n
(
x
)
f
p
(
x
)
y
f
p
(
x
)
0 0
1
0
1
verboten
(1)
x
=(...,x
1
,x
0
)
y
0
1
0
f
n
(
x
)
1
1
verboten
(1)
(1)
imstation¨arenZustand
Abb. 4.8. Struktur und Konstruktionsregel für FCMOS-Gatter
