Operationsparallel arbeitende Prozessoren - Moderne Prozessorarchitekturen: Prinzipien und ihre Realisierungen - page 202

Bypässe x und w gelöst (siehe Abschnitt 2.2.3). Dabei wurde hier der Übersichtlich-
keit halber darauf verzichtet, die von anderen Datenpfaden kommenden Bypässe
darzustellen.
Angenommen die Operation r0 = r1 wird vom dargestellten Datenpfad bearbeitet,
dann ist das Ergebnis von r0 erst in der Rückschreibpfase im Registerspeicher ver-
fügbar, so dass eine nachfolgende Operation r1 = r0 bei sequentieller Ausführung
nur deshalb den erwarteten Operanden verarbeitet, weil er über einen Bypass ver-
fügbar gemacht wird. Falls die beiden Operationen jedoch gleichzeitig ausgeführt
werden, muss die zweite Operation nicht das unmittelbar zuvor erzeugte Ergebnis,
sondern den Inhalt des noch nicht überschriebenen Registers r0 lesen. Dies lässt sich
durch Deaktivierung des entsprechenden Bypasses erreichen. In der Konsequenz
sind nach den beiden Operationen die Inhalte der Register r0 und r1 vertauscht. Ins-
gesamt wird also dasselbe Ergebnis erzeugt, als würden die Operationen tatsächlich
parallel ausgeführt.
Der zeitliche Verlauf der Bearbeitung eines aus mehreren Operationen bestehenden
und als parallel zu interpretierenden Operationspakets veranschaulicht Bild 3.17b.
Die Operation OP1 wird zunächst aus dem Befehlsspeicher gelesen und in das
Instruktionsregister IR geladen. Mit dem Folgetakt wird wie gewohnt auf die zu ver-
arbeitenden Operanden zugegriffen, und zwar entweder durch direkte Adressierung
des Registerspeichers oder - falls Datenabhängigkeiten bestehen - durch Verwen-
dung der Bypässe. Die eigentliche Ausführung der Operation beginnt zum Zeitpunkt
t 3 . Gleichzeitig erfolgt bereits der Zugriff auf die Operanden der Operation OP2, die
sich entweder im Registerspeicher oder in der Write-Back-Stufe des Fließbands
befinden, wobei ggf. der mit w (write back) beschriftete Bypass aktiviert wird.

Befehls-
speicher

ALU

Register-
speicher

wx

a

t 1
t 2
t 3

OP1
OP2 OP1

OP3 OP2 OP1

t 4

￿￿￿￿￿￿￿￿￿￿￿￿￿￿￿￿￿
￿￿￿￿￿￿￿￿￿￿￿￿￿￿￿￿￿

OP4 OP3 OP2 OP1

t 5

Bypass x
deaktivieren

Bypass w
deaktivieren

t

b

Bild 3.17. Steuerung der Bypässe, um die Semantik parallel auszuführender Operationen sequenti-
ell nachzubilden. a Registertransferstruktur eines Datenpfads durch einen VLIW-Prozessor mit
vierstufigem Fließband. b Zeitlicher Fluss eines aus vier Operationen bestehenden Befehls durch
das Fließband

Da parallel auszuführende Operationen keine Datenabhängigkeiten aufweisen kön-
nen, muss durch den Decoder dafür gesorgt werden, dass der mit x (execute)