Operationsparallel arbeitende Prozessoren - Moderne Prozessorarchitekturen: Prinzipien und ihre Realisierungen - page 198

• TriMedia TM-1300 . Auch beim TriMedia TM-1300 von Philips sind die im

Befehl codierten Operationen fest bestimmten Verarbeitungseinheiten, die
jeweils aus mehreren Funktionseinheiten bestehen, zugeordnet [141] (siehe auch
[39, 142]). Bild 3.15d stellt zu diesem Prozessor den prinzipiellen Aufbau eines
bis zu 220 Bit breiten Befehlswortes dar. Jede der maximal fünf parallel ausführ-
baren Operationen ist um eine zwei Bit breite Formatangabe erweitert, die dem
Befehlswort vorangestellt ist und durch die sich die Funktionalität der Operatio-
nen erweitern bzw. einschänken lässt.
Zum Beispiel sind Operationen abhängig vom Inhalt eines allgemein nutzbaren
Registers ausführbar. Mit Hilfe der Formatangabe kann eine Operation jedoch
als unbedingt gekennzeichnet und auf diese Weise der sonst zur Codierung der
Bedingung benötigte Speicherplatz eingespart werden. Insbesondere ist es
dadurch möglich, eine Operation auch als unbedingt nicht ausführbar zu kenn-
zeichnen, was die Codierung der entsprechenden Operation überflüssig macht.
Ein nop belegt im Befehlswort des TM-1300 daher lediglich zwei Bits.
Beachtenswert ist, dass die Formatangaben insgesamt dem Befehlswort und
nicht individuell den einzelnen Operationen vorangestellt sind. Dies ist sinnvoll,
weil sich dadurch die parallele Decodierung der Operationen vereinfacht. Wären
nämlich die Formatangaben als Teil der Operationen gespeichert, müsste
zunächst OP1 decodiert werden, bevor bekannt ist, mit welcher Bitposition OP2
beginnt. Anschließend müsste OP2 decodiert werden, um OP3 adressieren zu
können usw.

• TMS320C62x . Noch flexibler als beim TM-1300 sind die Befehlsformate des

TMS320C62x von Texas Instruments [185] und der Prozessorarchitektur IA-64
von Intel und HP bzw. deren Umsetzung Itanium und Itanium 2 von Intel. Beim
TMS320C62x in Bild 3.15e enthält jede Operation ein sog. Paketbit ( packet bit ),
in dem codiert ist, ob die „unmittelbar rechts stehende“ Operation parallel oder
sequentiell ausgeführt werden soll. Ein 256 Bit breites Speicherwort kann auf
diese Weise in mehrere Pakete unterteilt werden, in denen jeweils eine unter-
schiedliche Anzahl von Operationen parallel enthalten sind.
Zum Beispiel geben die in Bild 3.15e unter dem Speicherwort angegebene
Paketbits an, dass zunächst OP1 einzeln, anschließend OP2, OP3 und OP4 paral-
lel, danach OP5 und schließlich OP6, OP7 und OP8 parallel ausgeführt werden
sollen. Das Paketbit an Bitposition 0 jedes Speicherworts wird dabei ignoriert, so
dass sich maximal acht Operationen gleichzeitig ausführen lassen. Dies verein-
facht die Realisierung, da parallel zu bearbeitende Operationen nicht in benach-
barten nur zeitsequentiell lesbaren Speicherworten stehen können.
Die Zuordnung der Operationen zu den Funktionseinheiten geschieht beim
TMS320C62x nicht entsprechend der Positionen innerhalb eines Pakets, sondern
ist beliebig und wird durch den Operationscode festgelegt. Da der Prozessor über
zwei symetrische Datenpfade mit jeweils vier Funktionseinheiten und einen
Registerspeicher verfügt, ist dabei zusätzlich zur Funktionseinheit zu definieren,
in welchem Datenpfad die Operation bearbeitet werden soll. Dies geschieht mit
Hilfe der in den Operationen codierten Registeradressen.