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ten weniger Spezialregister, hier x0 und y0, ist es notwendig, die benötigten Operanden zuvor durch
move-Operationen in die jeweiligen Register zu laden. Dies geschieht hier parallel zur clr- bzw.
mac-Operation. So wird durch x:(r0)+, x0 z.B. der durch r0 adressierte Zelleninhalt im x-Speicher
(der Signalprozessor verfügt über zwei Adressräume x und y) in das Spezialregister x0 transpor-
tiert. Da gleichzeitig zwei solcher move-Operationen bearbeitet werden können, lässt sich das Pro-
gramm in Bild 3.12b genauso schnell bearbeiten wie das in Bild 3.12a, vorausgesetzt, beide Signal-
prozessoren werden mit derselben Taktfrequenz betrieben.
3.1.5 VLIW-Prozessoren
Die mit Signalprozessoren verwandten VLIW-Prozessoren (Very-Long-Instruction-
Word-Prozessoren) führen ebenfalls mehrere Operationen, die in einem Befehl
jedoch explizit codiert sind, parallel aus. Die Operationen enthalten jeweils einen
Operationscode und die zur Ausführung benötigten Operanden oder Operandena-
dressen. Da dies für jede Operation innerhalb eines Befehls gilt, sind die Befehle
sehr breit, was dieser Architekturform den Namen gegeben hat. Einfach aufgebaute
VLIW-Prozessoren verarbeiten Befehle konstanter Breite mit einer immer gleich-
bleibenden Anzahl von Operationen. Jeder Operation im Befehl ist hierbei eine Ver-
arbeitungseinheit fest zugeordnet, wobei Spezialisierungen möglich sind. Bild 3.13
zeigt eine solche auf wesentliche Merkmale reduzierte Struktur eines, in Fließband-
technik arbeitenden VLIW-Prozessors. Sie hat Ähnlichkeiten mit der des skalar
arbeitenden Prozessors entsprechend Bild 2.19, nur dass hier drei parallel arbeitende
Verarbeitungseinheiten vorgesehen sind, nämlich eine ALU für arithmetisch-logi-
sche Befehle und Speicherzugriffe, eine FPU (floating point unit) für Gleitkomma-
befehle und eine BPU (branch processing unit) für Sprungbefehle.
+1
ALU
Register-
speicher
Befehls-
speicher
FPU
M
1
BPU
Bild 3.13.
Einfacher VLIW-Prozessor ohne Datenspeicher, der in einem vierstufigen Fließband drei
Operationen pro Takt bearbeitet (vgl. Bild 2.19). Es sind nur die Datenpfade dargestellt
Der im Bild dargestellte VLIW-Prozessor hat einige Nachteile, die in realen Prozes-
soren normalerweise vermieden werden. Zum Beispiel muss der Befehlsspeicher
über einen Bus an den Prozessor gekoppelt sein, über den pro Takt ein Befehl gela-
den werden kann. Da dies aus Kostengründen oft nicht möglich ist, kommen in
VLIW-Prozessoren normalerweise Befehlscaches zum Einsatz, die einen schmalen
Bus zum Hauptspeicher und einen breiten Bus zum Prozessor besitzen. Weiter gilt
für den dargestellten VLIW-Prozessor, dass die Befehle immer genauso viele Opera-
tionen enthalten müssen, wie Verarbeitungseinheiten vorhanden sind, und zwar auch
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