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einen Prozess mit einer leeren Weckliste übersetzt. Ein solcher Prozess wird
nur einmal zum Simulationsbeginn ausgeführt. Er weist im konkreten Fall
einmalig einen Signalverlauf zu und legt sich danach dauerhaft schlafen. Die
zweite Zuweisung beschreibt den Inverter in Abb. 1.39 b mit einer Haltezeit
t
h
und einer Verzögerungszeit t
d
. Der Prozess, der die Zuweisung im Simu-
lationsmodell einrahmt, wird außer zum Simulationsbeginn auch bei jeder
Änderung von x geweckt. Wenn das Eingabesignal ungültig wird, speichert
der Ausgang für die Haltezeit noch den alten Wert und wird dann »ungültig«.
Nach Anliegen eines neuen gültigen Eingabewertes übernimmt der Ausgang
den invertierten Wert erst nach der Verzögerungszeit (Abb. 1.39c).
Abbildung 1.40 zeigt eine weitere Beispielsimulation mit Halte- und Verzö-
gerungszeiten, diesmal von einer Schaltung aus drei Gattern. Die UND-Gatter
reagieren im Beispiel auf Eingabeänderungen frühstens nach 0,5 ns und spä-
testens nach 1 ns. Für das ODER-Gatter liegt die Verzögerung im Bereich
zwischen 0,5 ns und 2ns. Das hat im Beispiel zur Folge, dass das Ausgabe-
signal die meiste Zeit ungültig ist. Die mehrfachen Wechsel der berechneten
Signale zwischen »U« und »X« haben im Beispiel keine Bedeutung. Sie kom-
men dadurch zustande, dass bei der Simulation mit std_logic zwischen
zwei Ursachen für ungültige Werte unterschieden wird. Wenn die Ursache ei-
ne fehlende Initialisierung ist, wird ungültig durch »U« und sonst durch »X«
dargestellt. Diese Unterscheidung dient zur Aufdeckung von Initialisierungs-
fehlern in Schaltungen mit Speicherverhalten.
signal
x1, x2, x3, x4, z1, z2, y:
STD_LOGIC
;
constant
th:delay_length:=
500
ps;
constant
td1:delay_length:=
1 ns
;
constant
td2:delay_length:=
2 ns
;
...
G1:z1 <=
'X'
after
th, x1
and
x2
after
td1;
G2:z2 <=
'X'
after
th, x3
and
x4
after
td1;
G3: y <=
'X'
after
th, z1
or
z2
after
td2;
t
h
,t
d1
z
1
x
2
x
1
&
G1
t
h
,t
d2
t
h
,t
d1
≥
1y
z
2
G3
x
4
x
3
&
b)
G2
a)
⇒
Web-Projekt:P1.3/G3LT.vhdl
x
1
x
2
x
3
x
4
z
1
z
2
y
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0 5 10 15 20
c)
t
sim
nichtinitialisiert(U) ung¨ultig(X) Simulationohnet
h
Uohnet
h
Abb. 1.40. Simulation einer 3-Gatter-Schaltung mit Halte- und Verzögerungszei-
ten a) VHDL-Beschreibung b) Schaltung c) Simulationsergebnis
