Hardware Reference
In-Depth Information
t
d
=1ns
end process;
--
Gatter G1
G1: process
begin
z1 <= x1 and x2 after
1 ns
;
wait on x1, x2;
end process;
x
2
x
1
z
1
&
t
d
=2ns
G1
≥1
y
t
d
=1ns
G3
x
3
z
2
&
x
4
G2
a)
entity G3_Proc is
end entity;
architecture Sim of G3_Proc is
signal x1, x2, x3, x4, z1, z2, y:
std_logic:=
'0'
;
--
Gatter G2
G2: process
begin
z2 <= x3 and x4 after
1 ns
;
wait on x3, x4;
end process;
begin
--
Eingabeprozess
Eingabe: process
begin
wait for
1 ns
; x3 <=
'1'
;
wait for
2 ns
;
x1<=
'1'
; x4 <=
'1'
;
...
wait;
--
Gatter G3
G3: process
begin
y <= z1 or z2 after
2 ns
;
wait on z1, z2;
end process;
end architecture;
b)
c)
vorgemerkte
Ereignisse
Signale
FortsetzungimWeb-Projekt
t
sim
Prozess Signalzuweisung
x
4
x
3
x
2
x
1
z
2
z
1
y
x
1
x
2
z
1
x
3
1
0
0
1
0ns
G1
z
1
⇐0∧0nach1ns
0000000
1
0ns G2
z
2
⇐0∧0nach1ns
0000000
0
0ns G3
y⇐0∨0nach2ns
0000000
1
0
0nsEingabe
1ns
@1ns:E
0000000
x
4
1
0
E
x
3
⇐1 @1ns:x
3
→1
z
2
0
1
+@3ns:E
0 00000
0
y
1
0
1ns
3ns
G2
E x
1
⇐1
x
4
⇐1
z
2
⇐1∧0nach1ns
@3ns:E
0 00000
1
d)
5 10 10 tinns
@3ns:x
1
→1
+@3ns:x
4
→1
0 00000
1
Initialisierung
3ns
3ns
4ns
G1 z
1
⇐1∧0nach1ns
G2 @4ns:z
2
→1
@3ns:x
4
→1
0
1 1
0 000
@...Simulationszeitpunkt
Signal¨anderung
z
2
⇐1∧1nach1ns
G3 y⇐0∨1nach2ns@6ns:y→1
···
11 1
0 000
→
E
Eingabeprozesswecken
11 1
0 0
0 00
1
1 1
6ns
···
···
11 1
⇒WEB-Projekt:P1.2/G3Proc.vhdl
Abb. 1.27. Simulation einer kombinatorischen Schaltung mit einem Prozess je Gat-
ter a) Beispielschaltung b) VHDL-Beschreibung c) Tabelle der Ereignisse und
Aktionen während der Simulation d) berechnete Signalverläufe
Weckliste hinter dem Schlüsselwort »process« und die Warteanweisung ent-
fällt (Abb. 1.28 b). In einem solchen Prozess sind keine weiteren Warteanwei-
sungen erlaubt. Diese Spezialschreibweise dient vor allem zur Vermeidung des
Fehlers »vergessene Warteanweisung«. Ein Prozess ohne Warteanweisung hat
die unschöne Eigenschaft, dass er den Kontrollfluss nicht mehr abgibt, so dass
die Simulation praktisch stehen bleibt.
