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4.4.4 Dynamische Speicher (DRAM)
Dynamische Speicher (DRAM -
emory) besitzen
die kleinsten Speicherzellen und die höchste Speicherdichte. Jede Speicherzelle
besteht aus einer winzigen Kapazität C
S
, die über einen NMOS-Transistor mit
einer Bitleitung verbunden ist (Abb. 4.71a). Der Preis des einfachen Aufbaus
und des geringen Flächenbedarfs der Zellen ist eine deutlich kompliziertere
Funktionsweise und Ansteuerung.
d
ynamic
r
andom
a
ccess
m
Auswahlleitung
x
U
V
D
∗
S
∗
Bit-
D
∗
S
∗
u
CS
u
GS
u
CS
leitung
C
S
U
V
u
CS
C
S
u
x
b)
c)
a)
Der Source ist bei einem NMOS-Transistor immer der Kanalanschluss mit
dem niedrigeren und der Drain der mit dem höheren Potenzial.
Abb. 4.71. a) DRAM-Zelle b) Schreiben einer »0« c) Schreiben einer »1«
Beschreiben einer Speicherzelle
Zum Beschreiben der Speicherzelle wird auf der Bitleitung die Spannung zur
Darstellung des Logikwertes angelegt
(
0 für x = 0
U
V
für x = 1
u
x
=
(4.40)
und der Transistor eingeschaltet. Beim Schreiben einer »0« arbeitet der Tran-
sistor ganz normal als Low-Side-Schalter (Abb. 4.71 b). Der Source, d.h. der
Kanalanschluss mit dem niedrigeren Potenzial, ist der Leseleitungsanschluss
und hat das Potenzial 0 V. Die Lesegeschwindigkeit errechnet sich nach dem-
selben Modell wie die Ausschaltzeit t
aus
eines Inverters (Gleichung 4.20). Beim
Aufladen der Lastkapazität hat die Kapazitätsseite des Kanals das niedrigere
Potenzial und bildet den Source. Die Gate-Drain-Spannung ist null, so dass
der Transistor während des gesamten Aufladevorgangs im Abschnürbereich
arbeitet (Abb. 4.71c). Die Spannung über der Speicherkapazität strebt nicht
gegen die Versorgungsspannung, sondern nur gegen
u
CS
U
V
U
TN
(4.41)
(U
TN
- Einschaltspannung des Auswahltransistors). Der Aufladestrom ist
deutlich kleiner als beim Aufladen über einen PMOS-Transistor mit vergleich-
baren Parametern, so dass das Schreiben einer »1« vergleichsweise lange dau-
ert [30].
