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t
sZ
t
hZ
,t
dZ
t
∆T
1
T
x
0
y
0
0
x
1
y
1
w
i
x
t
sZ
t
sR
(t
nZ
=0)
t
∆T
x
n
−
1
···
t
nR
y
n
−
1
w
i
−
1
w
i
y
T
t
dR
t
hR
t
hZ
t
dZ
t
sR
,t
nR
t
hR
,t
dR
b)
n n
Abtastfenster
t
..R
t
..Z
t
∆T
ZeitparameterRegister
ZeitparameterZelle
maximalerTaktversatz
x y
modellierterAb-
tastzeitpunkt
a)
T
Abb. 4.51. Register mit Taktversatz a) Schaltung b) Zeitverläufe
Haltezeit der einzelnen Speicherzellen. Die Nachhaltezeit ist gleich dem ma-
ximalen Taktversatz
10
und die maximale Verzögerungszeit gleich der Summe
aus dem Taktversatz und der Verzögerungszeit einer Speicherzelle:
t
sR
= t
sZ
t
hR
= t
hZ
t
nR
= t
T
t
dR
= t
T
+ t
dZ
(4.34)
(t
sR
- Vorhaltezeit des Registers; t
sZ
- Vorhaltezeit einer Speicherzelle; t
hR
-
Haltezeit des Registers; t
hZ
- Haltezeit einer Speicherzelle; t
nR
- Nachhalte-
zeit des Registers; t
T
- maximaler Taktversatz; t
dR
- Verzögerungszeit des
Registers; t
dZ
- Verzögerungszeit einer Speicherzelle).
Eine Nachhaltezeit ungleich null lässt sich schlecht simulieren (vgl. Abb.
1.47 in Abschnitt 1.4.2). Mit einem Taktversatz kleiner der Haltezeit lässt
sich der Bezugszeitpunkt um den Taktversatz nach hinten verschieben, ohne
dass die Haltezeit einen nicht simulierbaren negativen Wert annimmt. Die
Vorhaltezeit vergrößert sich, die Halte- und die Verzögerungszeit verringern
sich gegenüber Gleichung 4.34 um den maximalen Taktversatz:
t
sR
= t
sZ
+ t
T
t
hR
= t
hZ
t
T
t
nR
= 0
(4.35)
t
dR
= t
dZ
Die Nachhaltezeit ist null. Das ist das bevorzugte Verhaltensmodell für ein
Register.
Freigabe- und Initialisierungseingang
Abbildung 4.52 zeigt die Synthesebeschreibung für ein Register mit einem
Initialisierungs- und einem Freigabeeingang (vgl. Abschnitt 2.1.3). Beide Zu-
10
plus der Zellennachhaltezeit, die für Master-Slave-Flipflops null ist
