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6
b
P
2
b
N
Für das Beispiel folgt daraus b
P
=b
N
= 3. Eine sinnvolle Wahl wäre
b
N
= 1; b
P
= 3
Mit diesen Festlegungen ergeben sich für die Ein- und die Ausschaltzeit die
Bereiche
t
ein
2 ;
2
3
t
aus
2
Die Gatterhaltezeit t
h
ist davon der Minimalwert
3
und die Gatterverzö-
gerungszeit t
d
der Maximalwert 2 .
Zusammenfassend erfolgt die Extraktion der Halte- und Verzögerungszei-
ten für ein Gatter nach einem überschaubaren Formalismus, der auch die Opti-
mierung der Transistorbreiten beinhalten kann. In einem Verarbeitungsgatter,
in dem die Lastkapazität über eine unterschiedliche Anzahl von Transistoren
umgeladen wird, beträgt die Haltezeit nur ein Bruchteil der Verzögerungs-
zeit. Die bisherige Annahme, dass die Breite der Ungültigkeitsfenster bei der
Verarbeitung mit jedem Gatter stark zunimmt, ist damit empirisch belegt.
4.2.7 Gepufferte CMOS-Gatter
Der letzte Abschnitt hat gezeigt, dass der Gatterentwurf mit dem Entwurf
der Transistorschaltung noch nicht abgeschlossen ist. Die Optimierung der
Transistorbreiten ist mindestens genauso wichtig und schwierig wie der reine
Logikentwurf. Ein einziger Aspekt aus diesem Bereich soll noch behandelt
werden, weil er in späteren Beispielschaltungen eine Rolle spielt. Das ist das
Einfügen von Puffern.
Puffer sind wie die Gatter G2 und G3 in Abb. 4.39 Inverter oder Inver-
terketten im Signalfluss zwischen Verarbeitungsgattern zur Minderung des
Flächenbedarfs und der Verzögerung. Dahinter verbirgt sich folgende Gesetz-
mäßigkeit: Die Verzögerungszeit eines CMOS-Gatters hängt erheblich vom
Produkt aus der Stockungstiefe des treibenden Gatters und seiner Lastan-
zahl ab. Die Stockungstiefe ist die maximale Anzahl der in Reihe geschalteten
Transistoren, die Lastanzahl die Anzahl der am Gatterausgang angeschlosse-
nen Eingänge nachfolgender Gatter. Die zwischengeschalteten Inverter spalten
dieses Produkt in Summanden mit einer Stockungstiefe größer eins und einer
Last und Summanden mit der Stockungstiefe eins und mehreren Lasten auf
[39].
Abbildung 4.40 zeigt ein NAND mit 10 Eingängen mit b
P
= 0;2 b
N
, das
einmal ohne und einmal mit Puffer N
L
= 100 Lasten treibt. Die relative Tran-
sistorbreite ist im ungünstigsten Fall ein Zehntel der Breite eines einzelnen
NMOS-Transistors. Die maximale Verzögerung ohne Puffer ist insgesamt
t
d
A
+ 100
L
0;1 b
N
10
3
L
b
N
