Hardware Reference
In-Depth Information
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n-Wanne
n
+
-Gebiet
Metallleiterbahn
p
+
-Gebiet
Polysilizium-Streifen
Durchkontaktierung
Abb. 4.23. Geometrischer Entwurf eines Komplexgatters mit Ausgabeinverter
die Zeitparameter für die abschließenden Laufzeitanalysen und Simulationen
berechnet werden.
4.1.9 Zusammenfassung und Übungsaufgaben
Frei strukturierte CMOS-Gatter verwenden NMOS-Transistoren als geschalte-
te Verbindungen nach »0« und PMOS-Transistoren als geschaltete Verbindun-
gen nach »1«. Reihenschaltungen bilden eine UND-Verknüpfung und Parallel-
schaltungen eine ODER-Verknüpfung. Am Gatterausgang setzen sich starke
Signalwerte gegenüber schwachen Signalwerten und schwache Signalwerte ge-
genüber »hochohmig« durch.
Aufsetzend auf diesen wenigen Grundregeln gibt es mehrere Schaltungs-
strukturen für Logikgatter, z.B. FCMOS-Gatter und Gatter mit passiven
oder geschalteten Pull-Up-Elementen. In einem FCMOS-Gatter realisiert das
PMOS-Netzwerk die Zielfunktion mit einer Invertierung an allen Eingängen
und das NMOS-Netzwerk die Zielfunktion mit einer Invertierung am Aus-
gang. Nach diesem Prinzip lassen sich alle logischen Funktionen mit UND-
und ODER-verknüpften Eingabevariablen und invertierter Ausgabe nachbil-
den. Es ist auch möglich, ein Gatter so zu entwerfen, dass der Ausgang für
bestimmte Eingaben hochohmig ist. Zur Einsparung von Transistoren kann
das PMOS-Netzwerk durch ein Pull-Up- oder das NMOS-Netzwerk durch ein
Pull-Down-Element ersetzt werden. Ein alternatives Konstruktionsprinzip ist
die Nachbildung der Zielfunktion durch Multiplexer.
Auf der geometrischen Beschreibungsebene werden die Transistoren und
ihre Reihen- und Parallelschaltungen durch Flächenelemente für die hoch- und
niedrigdotierten Halbleitergebiete, Gate-Streifen, Leiterbahnen und Durch-
kontaktierungen nachgebildet. Erst nach der Platzierung und Verdrahtung
lassen sich die tatsächlichen Verzögerungen und der tatsächliche Flächenbe-
