Hardware Reference
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VHDLimDetail
Nach der überblickshaften Einführung in die Grundkonzepte der Modellie-
rung, Simulation und Synthese digitaler Schaltungen wird in diesem Kapitel
ein Satz von VHDL-Beschreibungsmitteln herausgearbeitet, der es im Weite-
ren erlaubt, Schaltungen kompakt, übersichtlich und in einer gut testbaren
Weise zu beschreiben.
3.1 Imperative Beschreibungsmittel
Funktionsmodelle für Schaltungen und Testabläufe bestehen aus nebenläu-
figen, über Signale miteinander kommunizierenden Prozessen. Die Prozesse
arbeiten intern imperativ (befehlsorientiert) und bestehen aus nacheinander
abzuarbeitenden Anweisungen (Zuweisungen, Fallunterscheidungen, Schleifen
etc.).
Testrahmen für Experimente
Für Experimente eignet sich weiterhin der Testrahmen aus Abschnitt 1.2.3,
Abb. 1.18 unter Nutzung folgender Packages:
ieee.std_logic_1164: Standardisiertes Package mit den Typvereinbarun-
gen für std_logic und std_logic_vector und mit den auf diese
Typen anwendbaren Unterprogrammen.
Tuc.Ausgabe: Package zum Buch mit Typen- und Unterprogrammen für die
Erzeugung von Textausgaben.
Tuc.Numeric_Sim: Package zum Buch mit den Vereinbarungen der Bitvek-
tortypen »tSigned« und »tUnsigned« für die Zahlendarstellung und den
auf sie anwendbaren Unterprogrammen.
Tuc.Eingabe: Package zum Buch mit Typen- und Unterprogrammvereinba-
rungen für das Einlesen von Daten aus Textdateien und für die dialog-
orientierte Eingabe.
