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Aufgabe 2.1
Gegeben ist die folgende Synthesebeschreibung aus drei Abtastprozessen:
signal
K, L, M, N, P, Q:
std_logic_vector
(
7
downto
0
);
signal
c:std_logic_vector
(
1
downto
0
);
...
process
(c(
0
))
begin
if
rising_edge(c(
0
))
then
L <= K;
end if
;
end process
;
process
(c(
1
))
begin
if
rising_edge(c(
1
))
then
N <= M; M <= L;
end if
;
end process
;
process
(c(
1
))
begin
if
falling_edge(c(
1
))
then
P <= L; Q <= P;
end if
;
end process
;
)
WEB-Projekt:P2.1/AfgSynthRegExtr.vhdl
a) Extrahieren Sie für alle mit diesen Prozessen beschriebenen Register die
Bezeichner der Anschlusssignale, die Anzahl der Datenbits und die aktive
Taktflanke.
b) Zeichnen Sie den Signalflussplan.
Aufgabe 2.2
Beschreiben Sie die kombinatorische Schaltung in Abb. 2.27 in einer synthe-
sefähigen Form mit einem kombinatorischen Prozess.
4
a
b
4
&
0
1
4
4
4
≥
1
0
1
y
4
s
0
4
Signaltypen:
0
1
+
4
s
1
STDLOGIC
4
4
tUnsigned(3downto0)
4
Abb. 2.27. Schaltung zu Aufgabe 2.2
Aufgabe 2.3
Abbildung 2.28 zeigt die Schaltung eines Vorwärts-Rückwärts-Zählers. Be-
schreiben Sie die Schaltung mit einem synthesefähigen VHDL-Abtastprozess.
Die bitorientierten Signale seien vom Typ std_logic und die 8-Bit-Signale
vom Typ »tSigned(7 downto 0)«. Der bei I = 1 zuzuweisende Wert sei »alles
null«.
