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bildung der bedingten Variablenzuweisung durch ein Register mit b als Freiga-
besignal wird die Übernahme bis zur nächsten aktiven Taktflanke verzögert.
Wenn das Freigabesignal aktiv ist, muss die EXOR-Verknüpfung den Wert
am Registereingang und sonst den Wert am Registerausgang weiterverarbei-
ten. Das kostet einen zusätzlichen Multiplexer (Abb. 2.24 b). Ein Latch über-
nimmt den Eingabewert, ohne auf die nächste aktive Taktflanke zu warten. Bei
erfüllter Übernahmebedingung ist der Eingabewert auch am Latch-Ausgang
verfügbar. Es genügt nicht nur eine einfachere und kleinere Schaltung für das
Speicherelement, sondern es entfällt auch der Multiplexer (Abb. 2.24 c).
signal
T, a, b, c, y:std_logic;
...
process
(T)
variable
v:std_logic;
begin
if
rising_edge(T)
then
if
b=
'1'
then
v := c;
end if
;
y <= v
xor
a;
end if
;
end process
;
a
c
b
x
E
=1
y
0
1
T
b)
c
b
x
E
=1
y
a
T
c)
a)
⇒
Web-Projekt/P2.1/BedVarZuwLatch.vhdl
Abb. 2.24. a) Abtastprozess mit einer bedingten Variablenzuweisung b) Nach-
bildung der Variablen durch ein Register c) Nachbildung der Variablen durch ein
Latch
Der Ersatz des Registers und des Multiplexers durch ein Latch ist nicht
unbedenklich. Die vereinfachte Schaltung funktioniert nur dann zuverlässig,
wenn das Freigabesignal für das Latch garantiert Glitch-frei ist. Die einzigen
garantiert Glitch-freien Signale in einer Synthesebeschreibung sind abgetas-
tete Signale. Für die Ausgabesignale von kombinatorischen Schaltungen lässt
sich Glitch-Freiheit nur in Verbindung mit Strukturvorgaben sicherstellen.
Zusammenfassend gibt es außer Registern, die ihre Eingabedaten mit
der aktiven Taktflanke übernehmen, auch zustandsgesteuerte Speicher-
elemente. Das sind die Latches. Die Datenspeicherung in Latches
mindert den Schaltungsaufwand, verlangt aber zeitgenaue, Glitch-freie
Freigabesignale für die Steuerung der Datenübernahme, was den Ent-
wurf erheblich verkompliziert. In Synthesebeschreibungen ist deshalb
von der Verwendung von Latches abzuraten.
