Hardware Reference
In-Depth Information
Der Verzicht auf die Berechnung der Signalgültigkeit ist bei einem Latch ris-
kant. In der Beschreibung in Abb. 2.22a werden zwei Bitvektoren verglichen.
Bei Gleichheit soll der übereinstimmende Wert in das Latch übernommen
werden. In allen anderen Fällen soll das Latch den zuletzt übernommenen
Wert speichern. Bei einer Simulation mit der Synthesebeschreibung funktio-
niert das auch so. Die Synthese würde die Beschreibung in die Schaltung in
Abb. 2.22b übersetzen, ein Latch mit einem Vergleicher für die Bildung des
Freigabesignals. Spätestens bei der Simulation der Schaltung mit Verzögerun-
gen und Gültigkeitsinformationen stellt sich jedoch heraus, dass die Schaltung
überhaupt nicht funktionieren kann (Abb 2.22c). Der Vergleicherausgang, der
das Übernahmesignal für das Latch liefert, wird nach jeder Eingabeänderung
kurzzeitig ungültig und invalidiert den gespeicherten Wert (Fehlersituation
F1). Wenn beide Eingabesignale übereinstimmen und sich das erste Einga-
besignal ändert, wird das Freigabesignal des Latches erst nach der Eingabe-
änderung deaktiviert (Fehlersituation F2). Es ist nicht nur unsicher, sondern
sogar unwahrscheinlich, dass das Latch die richtigen Datenwerte speichert.
signal
x1, x2, y:
std_logic_vector(n-
1
downto
0
);
L
x
1
x
y
==
E
...
process
(x1, x2)
begin
if
x1=x2
then
y <= x1;
end if
;
end process
;
x
2
b)
w
1
w
4
w
3
x
1
w
2
w
3
x
2
t
d
t
h
E
1
0
c) F1 F2
Abb. 2.22. a) Synthesebeschreibung für ein Latch mit einem Vergleicher zur Be-
reitstellung des Freigabesignals b) extrahierte Schaltung c) Zeitverlauf der Einga-
besignale und des Freigabesignals bei einer Simulation mit Gültigkeitsfenstern
a)
⇒
Web-ProjektP2.1/VglLatch.vhdl
Es gibt auch Schaltungen mit Latches, die zuverlässig arbeiten. Abbildung
2.23 a zeigt einen Blockspeicher mit vier adressierbaren Latches. Der Adress-
decoder »Dec« erzeugt aus dem 2-Bit-Adresssignal vier high-aktive Auswahl-
signale s
i
. Diese werden mit dem Schreibsignal W UND-verknüpft. Wenn das
Schreibsignal aktiviert wird, übernimmt das Latch mit dem aktiven Auswahl-
signal s
i
den Eingabewert. Die übrigen Latches behalten ihre Werte. Die Vor-
aussetzungen dafür sind, dass das Schreibsignal W außerhalb der Übernahme-
zeitpunkte inaktiv und Glitch-frei ist, dass die Übernahmeimpulse ausreichend
lang sind und dass sich die Auswahlsignale s
i
und das Dateneingabesignal
,
während W aktiv ist, nicht ändern. Abbildung 2.23b zeigt die zugehörigen
Zeitverläufe.
Ein wesentlicher Aspekt dieser Beispielschaltung ist, dass sie nur funktio-
niert, wenn die Struktur aus Abb. 2.23a beibehalten wird. Denn, wenn die
x
