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zurückgespielt, und zwar in der Form »beschreibe die Zielfunktion in einer
synthetisierbaren Weise«.
Die nachfolgenden Beispiele für synthesefähige Beschreibungen wurden mit
dem Entwurfssystem ISE von Xilinx [5] und einem Spartan-3-Board [2] getes-
tet. Im Buch werden die wesentlichen Merkmale und Besonderheiten erläutert.
Die kompletten Entwurfsbeschreibungen stehen im Web [27].
2.1.1 Beschreibung und Extraktion von Registern
Die typische Simulationsbeschreibung für ein Register ist der Abtastprozess
in Abb. 1.47 (Abschnitt 1.4.2). Hinzu kann noch die asynchrone Initialisie-
rung aus Abb. 1.58 (Abschnitt 1.5.3) kommen. Für die Synthese werden diese
Beschreibungen stark vereinfacht. Aus dem Simulationsmodell entfallen
• alle Beschreibungselemente mit Zeitvorgaben,
• die Kontrolle der Vor- und Nachhaltebedingungen,
• die Berechnung der Signalgültigkeit und
• die Textausgaben.
Übrig bleibt eine Beschreibung mit einer der beiden Strukturen aus Abb. 2.2,
ein Prozess mit dem Takt und optional dem Initialisierungssignal in der Weck-
liste, der dem Ausgabesignal bei Aktivierung des Initialisierungssignals einen
signal x, y: tTyp;
signal T, I: std_logic;
...
-- Abtastprozess mit Initialisierung
process(I, T)
begin
if I=
'1'
then
-- oder
if
I='0'
then
y <= Anfangswert;
elsif rising_edge(T) then
-- oder
elsif
falling_edge(T)
then
y <= x;
end if;
end process;
-- Abtastprozess ohne Initialisierung
process(T)
begin
if
-- oder
if
falling_edge(T)
then
y <= x;
end if;
end process;
tTyp tTyp
x
I
x
y
I/
¯
I
T/
¯
T
aktiveTaktflanke
fallendeFlanke
steigendeFlanke
Initialisierungssignal
low-aktiv
high-aktiv
tTyp
tTyp
x y
T/
¯
T
aktiveTaktflanke
fallendeFlanke
steigendeFlanke
rising_edge(T) then
tTypschaltungstechnischdarstellba-
rerDatentyp,z.B.
STDLOGICVECTOR
STDLOGIC
,
,...
Abb. 2.2. Beschreibungsschablonen für Register
