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Tabelle 5.1.
Beispiele von Prozerssoren und ihren Ausfuhrungseinheiten
Prozessor
Einheit
Anzahl
Beschreibung
LSU
2
Fur alle Speicherzugriffe (Load-And-
Store-Unit)
IU
2
Ganzzahlige
Rechenwerke
(Integer
Unit)
PowerPC 970
FPU
2
Gleitkommarechenwerke
SIMD
2
SIMD-Befehle
BRU
1
Sprungbefehle (Branch Unit)
CRU
1
Bedingte Befehe
RU
2
Register Unit (ganzzahlig)
LU
1
Ladebefehle (Load Unit)
AMD K6 III
SU
1
Schreibender Speicherzugriff
FPU
1
Gleitkommarechenwerk
BRU
1
Sprungbefehle
ALU
4
Ganzzahlige Rechenwerke
sALU
1
Slow ALU (lang laufende Ganzzahl-
operationen)
Pentium 4
AGU
4
Address Generation Unit (Speicherzu-
griff: 2
×
load, 2
×
store)
FPU
1
Speicherzugriff fur Gleitkommawerte
FPU
1
Gleitkommarechenwerk
Regel einen Taktzyklus. Die Dauer des eigentlichen Speicherzugriffs lasst sich
nicht genau vorhersagen, siehe dazu Kapitel 7. Beim Pipeline-Simulator fur
MMIX
werden Befehle fur den Speicherzugriff immer auf einer solchen zwei-
stufigen Pipeline ausgefuhrt. Fur den
FREM
-Befehl wird auch ausnahmslos
immer eine zwei-stufige Pipeline vorgesehen.
Fur verschiedene andere Befehle lassen sich Pipelinestufen beliebig spezifizie-
ren durch Angabe der Anzahl an Taktzyklen, die bestimmte Befehle in den
einzelnen Stufen verbringen sollen. Durch folgende Zeile wird zum Beispiel
beschrieben, dass Schiebeoperationen in acht Pipelinestufen je einen Takt
verbringen sollen:
sh11111111
Mit
fmul 3 1
wird eine Pipeline mit zwei Stufen beschrieben, bei der ein Befehl nach drei
Takten in die zweite Stufe weiter gereicht wird.
