Exercices corrigés - Architecture des Machines et des Systemes Informatiques - page 254

2. Étape de chargement d'une instruction :

Load D, R1, x COsor, NOP, RADen, Lec, InCo

RDOsor, RIen
RIsor, NOP, NOP, RADen, Lec
RDOsor, NOP, NOP, R1en

Add D, R1, x COsor, NOP, RADen, Lec, InCo

RDOsor, RIen
R1sor, TamponAen
RIsor, NOP, NOP, RADen, Lec
RDOsor, TamponBen, add, UALsor, R1en

10.3 CISC/RISC
Dans le cas de la machine CISC on obtient :
Load D, R1, A
Add D, R1, B
Store D, R1, C
Dans le cas d'une machine RISC on obtient :
Load D, R1, A
Load D, R2, B
Load Im, R3, 0
Add R3, R2, R1
Store D, R3, C
On voit donc qu'il y a plus d'instructions machine à exécuter dans le cas de la
machine RISC. Cependant il faut également noter que les instructions des machines
RISC sont toutes de même longueur et que donc on peut plus facilement avoir un
pipeline efficace. Par ailleurs l'instruction Add ne fait référence qu'à des registres et
pas du tout à la mémoire centrale ce qui est plus rapide. Enfin dans une machine
RISC le séquenceur est câblé ce qui est un facteur d'accélération de l'exécution. En
résumé… Il est bien délicat de comparer les performances.

10.4 Cache à correspondance directe

1. Taille réelle du cache :
Entrée du cache en bits = 1 (bit validation) + n bits (étiquette) + m bits (donnée)

32 bits
La taille de l'étiquette se déduit de celle de l'index et de celle de l'adresse :
taille étiquette (n)

= 1 + n +

taille de l'adresse en bits - nombre bits pour désigner
un octet - nombre bits constituant l'index
La taille de l'index est fonction du nombre d'entrées du cache.
nombre entrées du cache

=

= taille des données utiles en octets / taille

d'une entrée en donnée utile en octets