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ainsi plus d'instructions par seconde. Dans le deuxième cas plusieurs processeurs
travaillent simultanément sur un programme machine ce qui améliore globale-
ment les performances de l'ordinateur.
7.5.1 Parallélisme des instructions
L'exécution d'une instruction peut se décrire par :
début
fetch : lecture de l'instruction et modification du compteur ordinal;
décodage : reconnaissance de l'instruction, lectures de opérandes
ou calcul des adresses mémoire, ou calcul d'une adresse
de branchement;
exécution : exécution des micro-instructions;
rangement : stockage des résultats;
fin
Technique de pipeline
La figure 7.27 montre que l'exécution d'une instruction peut être décomposée en
plusieurs phases qui s'exécutent indépendamment les unes des autres si l'on dispose
d'unités fonctionnelles (du matériel) le permettant. Dans notre exemple l'exécution
est ainsi décomposée en 4 phases, chaque phase étant prise en charge par une unité
fonctionnelle différente, créant ainsi un pipeline à 4 étages .
Dans notre exemple la phase k de l'instruction i s'exécute en même temps que la
phase k - 1 de l'instruction i
2, etc.
Dans le cas idéal chaque phase est réalisée en un cycle d'horloge et si une instruc-
tion peut être décomposée en n phases alors n instructions peuvent être exécutées en
parallèle. Ainsi pour notre pipeline à 4 étages si le cycle horloge est de 2 nano-
secondes, alors il faut 8 nanosecondes pour exécuter une instruction et cette machine
fonctionne en apparence à 80 MIPS 1 . En réalité la technique du pipeline lui permet
+
1, que la phase k - 2 de l'instruction i
+
i
Fetch
Décodage
Exécution
Rangement
i + 1
Fetch
Décodage
Exécution
Rangement
i + 2
Fetch
Décodage
Exécution
Rangement
+
3
Fetch
Décodage
Exécution
Rangement
i
+
4
Fetch
Décodage
Exécution
Rangement
Figure 7.27
Pipeline à 4 étages.
1. MIPS ( Million of Instructions Per Second ) est une mesure de performances d'un microproces-
seur qui mesure le nombre d'instructions exécutables par seconde.
 
 
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