La fonction d’exécution - Architecture des Machines et des Systemes Informatiques - page 149

De cet exemple particulier nous pouvons tirer quelques remarques générales :
- l'architecture matérielle détermine la nature et le nombre des microcommandes
nécessaires à l'exécution d'une instruction. Nous avons ici un microprocesseur
avec un seul bus interne; nous verrons dans la section traitant des machines CISC
et RISC que l'on peut avoir plusieurs bus internes ce qui change les modalités
d'exécution d'une instruction ;
- quelle que soit la nature de l'instruction à exécuter, la phase de FETCH est
toujours identique pour ce microprocesseur;
- le décodage et l'exécution de l'instruction dépendent de la nature de cette instruction.
Prenons comme autre exemple l'instruction de chargement du registre R : Load D,
R, B. À titre d'exercice on peut vérifier que la séquence de micro-instructions est :
1. COsor, RADen, Lect, AttenteMémoire
2. InCo
3. RDOsor, RIen
4. (Adresse)RIsor, RADen, Lect, AttenteMémoire
5. RDOsor, Ren
Cette séquence met en évidence que le nombre et la nature des micro-instructions
ne sont pas les mêmes que dans le cas de l'addition. Nous avons toujours les trois
mêmes micro-instructions pour la phase de FETCH et seulement deux micro-
instructions pour le décodage/exécution.
Enfin dans notre premier exemple, « Add D, R, A », indique que l'on veut addi-
tionner le contenu de R avec le contenu de l'adresse mémoire A, le résultat étant
placé dans R. En fait l'adresse mémoire d'un opérande est définie par le mode
d'adressage. Dans notre cas « D » définit un mode d'adressage direct indiquant que
A représente l'adresse de la donnée. L'instruction notée « Add I, R, A » indique, cette
fois, que le mode d'adressage est indirect : la donnée n'est plus le contenu de A mais
le contenu du contenu de A. Ainsi, dans ce cas, A n'est plus l'adresse de la donnée
mais contient l'adresse de la donnée.
On peut alors vérifier que dans le cas de l'instruction Add I, R, A la séquence de
micro-instructions est :
1. COsor, RADen, Lect, AttenteMémoire
2. InCo
3. RDOsor, RIen
4. (Adresse)RIsor, RADen, Lect, AttenteMémoire
5. RDOsor, RADen, AttenteMémoire
6. RDOsor, Yen
7. Rsor, Zen, Add
8. Zsor, Ren
Ainsi la phase FETCH de cette instruction conduit à la génération des mêmes
microcommandes, par contre les phases de décodage et d'exécution donnent lieu à
des séquences différentes. La phase de décodage ne tient donc pas seulement compte