La fonction d’exécution - Architecture des Machines et des Systemes Informatiques - page 146

Au niveau de la notation, si un registre porte le nom R, alors le signal d'entrée
pilotant la barrière d'entrée de ce registre est nommé Ren et le signal de sortie Rsor.
Le contenu du registre R sera noté (R). Ainsi pour placer le contenu du registre R1
dans le registre R2, les signaux R1sor et R2en sont positionnés. Nous réalisons alors
(R2)

= (R1).

L'Unité arithmétique et logique (UAL)
Cette unité comprend l'ensemble des circuits réalisant les opérations arithmétiques
et logiques d'un microprocesseur. La figure 7.15 nous en rappelle l'architecture
fonctionnelle en précisant quelques signaux permettant son pilotage.

Retenue RazY Yen

Zen
Z sor

+ - Y

Bus de données

1 er opérande

Sélection

Z

2 e opérande

* /

Résultat

Bus de commandes

Registre d'état (PSW)

Figure 7.15

Unité arithmétique et logique.

Le registre Y est piloté par le signal d'entrée Yen et l'on suppose qu'il est directe-
ment relié aux circuits de calcul de l'UAL. Le registre de sortie Z est piloté par deux
signaux d'entrée et de sortie, Zen et Zsor. Par ailleurs le signal RazY permet de
réinitialiser à la valeur 0 le contenu de Y. Enfin, le signal de retenue Retenue permet
d'introduire une retenue dans l'addition des bits de poids faible.
À titre indicatif la figure 7.16 donne un schéma de réalisation d'une UAL 1 bit,
c'est-à-dire pour laquelle les opérandes représentent des valeurs codées sur 1 bit. On
y trouve des circuits ET, des circuits OU, des inverseurs, des OU exclusif, etc.
Les opérandes sont notés A et B. Cette UAL permet de réaliser les quatre opéra-
tions ET, OU, Inverse, Addition. Pour sélectionner une opération on dispose de deux
bits d'entrées (F0, F1) permettant 2 2 combinaisons. La valeur du couple (F0, F1)
détermine le circuit arithmétique qui va opérer sur les entrées (A, B). Par exemple si
(F0, F1) vaut (0, 0) un ET est réalisé sur (A, B), le résultat étant placé sur S. Par
contre si (F0, F1) vaut (1, 1), alors une addition avec retenue de sortie est réalisée, le
résultat étant placé sur S. Ainsi si (F0, F1) vaut (1, 1) et (A, B) vaut également (1, 1)
alors S vaut 0 et la retenue de sortie vaut 1 également.
La figure 7.17 présente le schéma d'une UAL 8 bits. Celle-ci est constituée par
8 UAL 1 bit, chaînées entre elles par la propagation de la retenue du circuit additionneur.